hBaek,RockHyun 연구실

본 연구는 열증발을 통해 육방정질 질화붕소(hBN) 표면에 3차원 주석 할라이드 페로브스카이트(CsSnI3) 박막을 성장시키는 방법을 제시합니다. hBN의 소수성 표면은 핵생성 밀도를 감소시키고 입자 크기를 증가시켜 균일하게 배향된 결정립 형성을 촉진하며, 이로 인해 핀홀과 입계가 감소하고 주석 공공 농도가 저감됩니다. 이를 이용한 박막 트랜지스터는 첨가제 없이 빠른 전하 수송과 큰 전류 변조를 나타냅니다.

본 연구는 베르클리 단채널 IGFET 모델(BSIM)과 오류 보정 신경망을 통합한 머신러닝 기반 방법을 제시합니다. 이 방법은 드레인 전류 1.8%, 상호컨덕턴스 2.8%, 출력 컨덕턴스 8.5%, 커패시턴스 0.4%의 평균 절대 백분율 오차를 달성하며, BSIM 단독 모델 대비 75~85%의 오류 감소를 보입니다.

본 연구는 신경망의 선형/비선형 변동 분해(LVD/NLVD) 기법을 제시하여 반도체 공정의 단위 공정이 성능 지표에 미치는 영향을 정량적으로 평가합니다. NLVD는 개별 샘플에서 각 입력의 출력 변동을 평가할 수 있으며, 1Y nm 노드 DRAM 테스트에서 LVD 대비 6.01~54.86% 더 정확한 공정 영향 분해를 달성합니다.

본 연구는 기생 바닥 트랜지스터 제어 방식이 적용된 실리콘 나노시트 전계효과 트랜지스터의 전기-열 성능을 평가합니다. TIS 방식은 낮은 열전도도로 인해 BOX 방식 대비 n/pFET에서 각각 59.6 K, 50.4 K 낮은 온도를 유지하며, 로드 커패시턴스가 1 fF에서 10 fF로 증가할 때 온도 차이가 1.5 K에서 4.8 K로 확대되어 서브-3 nm 노드에서 가장 적합합니다.